Cadence高速电路设计

第1 章 信号完整性基础1．1 信号完整性问题1．1．1 什么是信号完整性1．1．2 数字信号的时域和频域1．1．3 信号的质量1．2 信号完整性分析的传输线理论1．2．1 传输线的定义1．2．2 传输线理论基础与特征阻抗1．2．3 损耗传输线模型1．2．4 有损耗传输线模型1．2．5 微带线和带状线1．2．6 S 参数简介1．2．7 电磁场求解方法简介1．3 传输线分析1．3．1 反射1．3．2 码间干扰1．3．3 传输线与串扰1．3．4 同步开关噪声1．4 信号质量控制1．4．1 阻抗匹配1．4．2 差分线阻抗和差分线阻抗匹配1．4．3 走线拓扑1．5 信号完整性分析所用器件模型简介1．6 信号完整性仿真分析1．6．1 传输线阻抗与反射分析1．6．2 匹配和传输线层叠结构1．6．3 多负载菊花链1．6．4 串扰1．6．5 DDR3 信号质量问题及仿真解决案例1．6．6 走线阻抗/耦合检查参考文献第2 章 电源完整性设计原理与仿真分析2．1 电源完整性基本原理2．1．1 电源噪声形成机理及危害2．1．2 电源分配系统构成部件2．1．3 去耦电容特性2．1．4 VRM 模块2．1．5 电源/地平面2．1．6 PDN 的频域分析2．1．7 时域分析方法2．1．8 直流压降与通流问题2．1．9 电热混合仿真2．2 电源分配网络交流分析2．2．1 板级电源完整性设计分析工具及案例2．2．2 板级电源阻抗分析2．2．3 平面谐振分析2．2．4 利用SPEED2000 进行时域电源噪声分析2．3 电源分配网络去耦电容优化2．3．1 去耦电容的回路电感2．3．2 优化方案示例――成本最低2．3．3 早期去耦方案规划2．3．4 去耦方案What-if 分析2．4 电源分配网络直流分析2．4．1 直流仿真分析2．4．2 电热混合仿真分析2．5 用Allegro Sigrity PI Base 进行电源设计和分析2．5．1 直流设计和分析2．5．2 规则驱动的去耦电容设计方法参考文献第3 章 高速时钟同步系统设计3．1 共同时钟系统原理介绍3．1．1 共同时钟系统工作原理3．1．2 时序参数3．1．3 共同时钟系统时序分析3．2 用SigXplorer 进行共同时钟系统时序仿真3．2．1 飞行时间仿真分析3．2．2 计算时序裕量3．2．3 保持时间时序裕量分析参考文献第4 章 高速DDRx 总线系统设计4．1 高速DDRx 总线概述4．1．1 DDRx 发展简介4．1．2 Bank、Rank 及内存模块4．1．3 接口逻辑电平4．1．4 片上端接ODT4．1．5 Slew Rate Derating4．1．6 Write Leveling4．1．7 DDR4 的VrefDQ Training4．2 源同步时钟、时序4．2．1 什么是源同步时钟4．2．2 源同步时序计算方法4．2．3 影响源同步时序的因素4．3 DDRx 信号电源协同仿真和时序分析流程4．3．1 DDRx 接口信号的时序关系4．3．2 使用SystemSI 进行DDR3 信号仿真和时序分析实例4．4 DDRx 系统常见问题案例分析4．4．1 DDR3 拓扑结构规划：Fly-by 拓扑还是T 拓扑4．4．2 容性负载补偿4．4．3 Fly-by 的Stub 评估参考文献第5 章 高速串行总线5．1 常见高速串行总线标准一览5．1．1 芯片到芯片的互连通信5．1．2 通用外设连接总线标准――USB 3．0 总线/接口5．1．3 存储媒介总线/接口5．1．4 高清视频传输总线5．1．5 光纤、以太网高速串行总线5．2 高速串行通道之技术分析5．2．1 高速收发I/O口5．2．2 均衡器及预加重/去加重5．2．3 AMI 模型接口5．2．4 码型编码及DC 平衡5．2．5 判决指标：眼图分析、误码率、浴盆曲线5．3 通道传输指标分析5．3．1 通道混模S 参数分离5．3．2 通道冲击响应5．3．3 通道信噪比分析5．3．4 通道储能特性分析（码间干扰ISI）5．4 高速串行通道精细化建模5．4．1 过孔建模5．4．2 特殊角度走线5．4．3 长度（相位）偏差控制5．5 高速串行通道系统仿真案例5．5．1 芯片封装及PCB 板上信号模型提取5．5．2 建立信号链路拓扑5．5．3 时域通道分析5．5．4 统计通道分析5．6 高速串行通道系统设置调节5．6．1 滤波电容效应5．6．2 电源噪声注入有影响分析5．6．3 电源噪声强弱影响扫描分析5．6．4 抖动和噪声影响扫描分析5．7 高速串行通道工程实例参考资料第6 章 电磁兼容设计原理和方法6．1 EMC/EMI 概述6．1．1 电磁兼容的基本概念6．1．2 电磁兼容相关标准概要6．1．3 接地设计原理6．1．4 屏蔽设计原理6．1．5 滤波设计原理6．2 板级和系统级EMC 设计基本方法6．2．1 板级EMC 设计的重要性6．2．2 板级EMC 与SI/PI 的关系6．2．3 板级EMC 控制的常用方法6．2．4 系统级EMC 设计基本方法6．2．5 EMC 仿真算法简介6．3 Cadence/Sigrity 仿真工具在EMI 分析中的应用6．3．1 SI/PI/EMI 仿真分析工具介绍6．3．2 Cadence 的EMI 仿真分析实例6．3．3 SPEED2000 在EMI 仿真中的应用6．3．4 PowerSI 在EMI 仿真中的应用6．3．5 OptimizePI 在EMI 仿真中的应用参考文献第7 章 信号完整性与电源完整性测试7．1 10Gbps 以上数字系统中信号完整性测量综述7．1．1 背景7．1．2 10Gbps 以上高速背板测量7．1．3 10Gbps 以上SerDes 信号品质测量7．1．4 工业标准总线测试7．1．5 供电网络的测量7．1．6 时钟测量7．1．7 其他测试7．1．8 小结7．2 抖动测量7．2．1 测量背景简介7．2．2 抖动的定义及抖动与相位噪声、频率噪声的关系7．2．3 周期抖动、周期间抖动和TIE7．2．4 抖动成分的分解及各个抖动成分的特征及产生原因7．2．5 使用浴盆曲线和双狄拉克模型预估总体抖动7．2．6 高级抖动溯源分析方法7．2．7 抖动传递函数及其测量7．2．8 50fs 级参考时钟抖动的测量技术7．2．9 抖动测量仪器总结7．3 眼图测量7．3．1 眼图概念7．3．2 眼图模板7．3．3 眼图测试对仪器的要求7．3．4 眼图测试中的时钟恢复7．3．5 眼图参数的定义7．3．6 有问题眼图的调试7．4 PCB 阻抗测量7．4．1 PCB 阻抗测试方案及原理7．4．2 TDR 测量仪器系统的校准7．4．3 TDR 分辨率的概念7．4．4 PCB 阻抗测量操作流程7．4．5 TDR 测量仪器静电防护7．4．6 对TDR 测量的其他说明7．5 电源完整性测量7．5．1 电源完整性测量对象和测量内容7．5．2 电源纹波和噪声测量7．5．3 PDN 输出阻抗和传输阻抗测量7．5．4 消除电缆屏蔽层环路误差7．5．5 校准过程和参考件7．5．6 电路板系统级PDN 测量7．5．7 小结7．6 DDR 总线一致性测量7．6．1 工业标准总线一致性测量概述7．6．2 DDR 总线概览7．6．3 DDR 时钟总线的一致性测试7．6．4 DDR 地址、命令总线的一致性测试7．6．5 DDR 数据总线的一致性测试7．6．6 DDR 总线一致性测试对示波器带宽的要求7．6．7 自动化一致性测试7．6．8 DDR 一致性测试探测和夹具7．6．9 小结7．7 参考文献第8 章 芯片级全流程仿真分析8．1 芯片级全流程仿真的意义8．2 芯片级系统仿真的要点8．3 模型的准备8．3．1 晶体管模型和IBIS模型8．3．2 芯片金属层模型8．3．3 封装模型8．3．4 PCB 模型8．4 并行总线和串行信道的仿真8．4．1 并行总线仿真8．4．2 信道仿真8．5 芯片封装PCB 的电源完整性8．5．1 芯片-封装-PCB 的直流压降8．5．2 芯片-封装-PCB 的交流阻抗分析8．6 芯片-封装-PCB热设计参考文献

　《Cadence高速电路设计：Allegro Sigrity SI/PI/EMI设计指南》主要介绍信号完整性、电源完整性和电磁兼容方面的基本理论和设计方法，并结合实例，详细介绍了如何在Cadence Allegro Sigrity 仿真平台完成相关仿真并分析结果。同时，在常见的数字信号高速电路设计方面，本书详细介绍了同步系统、DDRx（源同步系统）和高速串行传输的特点，以及运用Cadence Allegro Sigrity 仿真平台的分析流程及方法。本书还介绍了常用的信号完整性和电源完整性的相关测试手段及方法，简要介绍了从芯片、封装到电路板的系统级仿真设计方法。　　本书特点是理论和实例相结合，并且基于Cadence Allegro Sigrity 的设计平台，使读者可以在软件的实际操作过程中，理解各方面的高速电路设计理念，同时熟悉仿真工具和分析流程，发现相关的问题并运用类似的设计、仿真方法去解决。【作者简介】　　王辉，硕士，工作单位：北京铿腾电子科技有限公司上海分公司，工作简历：2004年至今北京铿腾电子科技有限公司上海分公司技术经理。